在过去的五十余年里，全球半导体产业一直遵循着一条核心发展脉络——摩尔定律。

1965年，英特尔的联合创始人戈登·摩尔提出了一个具有前瞻性的观点：芯片上的晶体管数量大约每两年就会翻一番。这一论断的本质在于，通过不断缩小晶体管的尺寸，在相同的芯片面积内集成更多的晶体管，从而推动芯片性能的持续提升和成本的逐步下降。

在过去的几十年里，半导体技术经历了从90纳米（nm）、28纳米到如今的3纳米、2纳米的飞跃式发展，基本上遵循了“几何缩微”的技术路线。然而，随着先进制程逐渐逼近物理极限，这一传统路径正面临着前所未有的挑战。

一方面，晶体管的尺寸已经接近物理极限，进一步缩小变得异常困难；另一方面，先进制程的研发和制造成本急剧上升，如今建设一条先进的晶圆制造产线需要耗费数百亿美元。这意味着，晶体管“几何缩微”的传统方法正在逐渐失去其经济上的可行性。

如何突破传统工艺路径的束缚，探索出一条全新的、可持续的发展路线，以满足当前计算性能需求的指数级增长，已成为全球半导体行业亟待解决的关键问题。

5月25日，在电气电子工程师学会（IEEE）主办的“国际电路系统研讨会ISCAS 2026”上，华为董事、半导体业务部总裁何庭波首次提出了“韬（τ）定律”。这一定律的提出，标志着中国在全球半导体领域迈出了重要一步，首次提出了指导产业发展的新原则。

华为董事、半导体业务部总裁何庭波 图片来源：华为官网

那么，“韬(τ)定律”究竟是什么呢？

在物理学中，τ代表时间常数，可以理解为一个系统响应和传播信号所需的最短时间。华为提出的韬（τ）定律，其核心思想是用“时间缩微”来替代传统的“几何缩微”——不再仅仅追求晶体管尺寸的缩小，而是通过逻辑折叠等创新技术，持续压缩信号传播的时延，从而提升系统的整体效率。

实现这一目标的关键技术是“逻辑折叠”。在传统芯片设计中，逻辑单元和功能模块通常按照二维平面布局。在简单电路中，信号路径较短，延迟可控。但随着芯片规模的扩大和集成度的提高，关键信号的传输路径变得越来越复杂、越来越长，导致信号在传输过程中产生更高的延迟和功耗。

逻辑折叠技术的思路是将原本平面的电路布局进行“折叠”，使得原本相隔甚远的关键模块在物理距离上更加接近，从而大幅缩短信号需要传输的路径。

据何庭波介绍，韬（τ）定律已经构建了一个贯穿器件、电路、芯片到系统层面的多层级协同优化体系。例如，在电路层面，通过逻辑折叠技术突破了传统平面布局的物理限制，缩短了关键路径的走线长度，并有效降低了信号传播的电阻和电容负载，实现了晶体管密度和电路性能的大幅提升；在芯片层面，通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现了指令流和数据流的细粒度控制，提高了系统级并行度和效率，降低了端到端的执行时间。

对于中国半导体产业而言，如果“韬（τ）定律”最终被证明具有可持续的工程价值，那么未来半导体产业对先进工艺节点的依赖程度可能会降低。芯片公司可能不再盲目追求“最先进的工艺”，而是转向“成熟工艺+系统级创新”的综合能力竞争。

2031年或实现1.4纳米制程的同等性能

值得注意的是，“韬（τ）定律”并非仅仅停留在理论层面。据何庭波介绍，在过去六年的实践中，基于“韬（τ）定律”，华为已经成功设计和量产了381款芯片，满足了千行百业的需求。

在消费电子领域，最引人注目的当属麒麟芯片。何庭波透露，“将于2026年秋季面世的‘麒麟芯片2026’是逻辑折叠技术的首次成功应用，它基于全新的自由逻辑设计理念，从单层扩展至双层，实现了晶体管密度等指标的大幅提升。”

她还回顾了华为手机芯片的回归之路——2020年后，华为与合作伙伴共同努力，使手机芯片重新回归市场。2025年推出麒麟9030Pro后，华为手机芯片进入了性能“饱和区”。为此，华为基于“时间缩微”替代“几何缩微”的新定律，找到了新的发展路径，使手机芯片性能实现了阶跃式提升。“未来，我们将看到更多此类创新逐步落地到2027年及之后的量产芯片中。”

展望未来，何庭波预计，到2031年，基于“韬(τ)定律”的高端芯片晶体管密度将达到1.4纳米制程的同等水平。她在演讲最后强调：“我们新芯片的性能完全可以持续对标另一条发展路径。未来一定属于开放合作。在半导体演进的道路上，没有一家企业能够独自完成所有答案。在‘韬(τ)定律’的指引下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业的持续发展。”