徽声在线10月17日讯（记者 张校毓 实习记者 朱洺锐）近日，工业和信息化部与国家发展改革委联合发布了《电子信息制造业发展“十五五”规划》，其中明确提出，要进一步提升关键装备、材料和零部件的供应能力，并加速电子设计自动化工具（EDA）和知识产权核（IP核）的发展步伐。值得注意的是，这是国家五年规划首次将IP核与EDA并列，作为集成电路产业的两个独立细分领域进行规划。与此同时，随着AI算力需求的激增，这种需求正逐渐向上游的芯片设计领域传导，除了计算能力外，芯片间的数据传输能力也日益成为厂商们关注的焦点。

这一行业趋势在第26届中国国际工业博览会（简称“工博会”）上得到了充分体现。在此次展会上，集成电路展“国芯展”首次亮相，吸引了芯片设计、晶圆制造、封装测试及设备材料等众多上下游企业的参与。部分厂商将高速接口IP及其解决方案置于展板的显眼位置，而华大九天（301269.SZ）、概伦电子（688206.SH）等知名厂商也展示了其芯片设计、验证或IP相关的产品与方案。

IP核，作为芯片设计中的可重复使用功能模块，被誉为芯片设计的“乐高积木”。据徽声在线记者多方了解，随着AI芯片及数据中心建设需求的不断增长，客户对更高带宽、更低延迟及更低功耗的接口方案需求日益迫切。这也要求IP厂商更早地介入客户的芯片设计过程，并协助完成工艺适配、流片验证及系统调试等关键环节。

在半导体IP核的众多门类中，处理器类IP与接口类IP的技术路线存在显著差异。特别是高速接口IP，其必须与制造工艺深度融合，并针对每个工艺节点进行独立的设计验证，因此技术门槛和量产验证要求极高。长期专注于该领域并实现全品类覆盖的厂商并不多见。

面对下游需求的持续增长，高速接口IP从设计到量产仍面临诸多挑战。那么，国产厂商如何与设计、制造、封测等环节紧密协同，将接口性能转化为整套系统的运行效率呢？

从“算得快”到“传得快”，高速接口IP需求激增

在工博会期间，华大半导体有限公司战略市场总监李颖冉在集成电路设计创新论坛上表示，AI的爆发式增长正推动“计算机/AI”需求实现结构性跃升。AI正重构半导体需求结构，从GPU/HBM扩展至全栈芯片领域。

围绕这一需求变化，多家半导体设计厂商在展会上展示了各自的产品布局和战略规划。

徽声在线记者在EDA厂商合见工软的展台上了解到，其产品线已全面覆盖数字芯片EDA工具、系统级工具及高速接口IP。而另一家EDA厂商概伦电子，则针对高端SoC、数据存储、高清显示及高速互联芯片的核心研发需求，打造了以高性能高速接口为核心的接口IP方案。

奎芯科技则展示了其用于IP验证的测试芯片。据悉，奎芯科技通过自主研发，已成功布局HBM、UCIe、LPDDR、ONFI、PCIe、USB、eDP等多款产品。同时，为应对芯片互联和应用垂直整合的新趋势，奎芯还推出了M2LINK、D2D等基于互联IP的Chiplet产品。

上海晟联科半导体有限公司则展示了其112G/56G SerDes、PCIe 6.0/5.0 IP及解决方案，并已实现商用量产出货超过2亿条SerDes通道。

“需求增长确实非常迅速，这主要得益于AI的发展。”上海晟联科半导体有限公司FAE肖志楷在接受徽声在线记者采访时表示，AI的发展带动了算力中心的建设，进而引发了GPU、CPU等芯片的需求激增。公司的接口IP便集成于这些芯片之中，承担着信号收发等关键功能。

除参展企业外，国内高速接口IP领域的头部厂商芯耀辉也多年来一直专注于这一细分领域。芯耀辉联合创始人、董事长兼CEO曾克强在接受记者采访时表示，AI带来的海量数据处理需求，放大了计算、存储与互联之间的配合问题。数据需要在存储器、计算芯片及不同设备之间频繁搬运，因此高速互联能力变得尤为重要。

曾克强进一步指出，客户的芯片产品往往需要根据具体应用场景集成多种接口IP，并在成本与性能之间找到最佳平衡点，选择最恰当的工艺节点。因此，业界普遍希望有单一供应商能够提供跨工艺、全品类的完整解决方案，以更好地保障产品质量的一致性和技术支持的效率。

据其介绍，芯耀辉依托创新的融合接口架构、前沿的高速信号处理算法、信号与电源完整性（SI/PI）设计方法，以及自主研发的快速工艺移植平台，已具备了全品类、多工艺的交付能力。

目前，芯耀辉的PCIe、DDR/HBM、SerDes、UCIe等全品类高速接口IP核已在国内外主流先进工艺平台实现量产，并在国产先进工艺节点实现规模量产，稳居国产先进工艺高速接口IP市场的领先地位。国内人工智能、高性能计算等领域的头部芯片设计企业普遍采用其接口IP完成芯片设计并实现量产，部分客户已从PCIe 5.0向PCIe 6.0升级。

然而，需求增长并非简单体现为同一款IP销售数量的增加。不同芯片型号、授权范围与交付内容，对应的合作方式与周期也有所区别。据肖志楷介绍，客户可以根据项目需求采购已有产品并支付一次性授权费，也可能针对特定指标提出定制要求，双方需要进一步讨论技术可行性及研发安排。

从收入端来看，市场需求已在部分企业有所体现。半导体IP领域的头部厂商芯原股份（688521.SH），其IP产品以GPU、NPU等处理器类IP为主。公司在今年8月的一则调研纪要中表示，2026年1月1日至8月17日，公司新签订单进一步增长至151.42亿元，其中AI算力相关订单占比高达90%，数据处理领域订单占比89%。

截至2026年6月30日，灿芯股份（688691.SH）在手订单金额达到10.72亿元（含税），其中芯片设计业务在手订单4.37亿元，芯片量产业务在手订单6.34亿元。而芯耀辉方面，近年来营业收入也保持快速增长，其中绝大部分为自研IP核授权收入。

政策与资本双重加码，接口IP产业仍需跨越技术与生态双重挑战

近年来，全球接口IP市场正处于高速增长的轨道上。据行业机构IPnest发布的报告显示，2024年全球接口IP市场规模已达到23.65亿美元，同比增长23.5%，成为设计IP各品类中增长较快的主要类别。这一增长也推动了当年全球设计IP市场整体规模达到84.9亿美元，同比增长20.2%，创下历史新高。IPnest此前预计，到2029年接口IP市场规模有望达到54亿美元，占设计IP市场的比重将持续提升。

在需求增长的同时，产业生态建设也在稳步推进。徽声在线记者在此次展会现场的上海EDA/IP创新中心了解到，该中心目前集合了共享研发区、EDA生态活动区、算力中心及科普展台等多个功能区域，旨在联动产业链上下游企业，通过示范性应用推动区域化集成电路生态的建设。同时，该中心还建立了EDA、IP核共性技术攻关、流程创新及推广服务平台，以推动国产EDA与IP核两大关键领域的跨越式发展。

记者梳理发现，今年以来已有多家上市公司通过并购方式参与相关布局。

例如，概伦电子今年完成了对锐成芯微及纳能微相关股权的收购，这两家公司的半导体IP业务涉及模拟及数模混合、存储、无线射频和高速接口等多个类别。而和顺石油（603353.SH）则通过“股权收购+增资+表决权委托”的方式取得了奎芯科技的控制权，并于今年5月公告称将其纳入合并报表范围。

然而，在行业扩容、企业布局增多的同时，技术与商业化门槛仍然存在。李颖冉在论坛上表示，当前中国半导体产业链存在结构化短板，EDA、IP核等核心领域的国产化能力仍需进一步提升。

具体到高速接口IP领域，技术难度首先体现在传输速率提高后的可靠性要求上。

肖志楷分析指出，随着单通道速率的持续提升，信号的符号周期被不断压缩，信道损耗、串扰、抖动、噪声等非理想因素带来的影响会被急剧放大。为了在高速条件下依然保障数据的可靠传输，协议层会制定更为严苛的时序约束、误码指标、信号完整性规范与兼容性要求，对收发机均衡、时钟同步、纠错机制、链路训练等环节划定精细的判定标准。

与之对应的硬件、芯片设计、验证与测试难度也同步上升，对工艺、架构、仿真能力、测试仪器以及工程落地经验都提出了更高门槛，整体技术壁垒随之抬升。

“低速接口可以容忍较大的信号裕量偏差，设计与调试的容错空间相对较大；而高速SerDes、PAM4这类高速传输场景，微小的参数偏移就可能造成链路误码甚至断链，协议的强制约束、芯片物理层实现难度、系统验证成本都会显著高于低速方案。”肖志楷表示。

这些要求也直接影响着客户的采购决策。芯耀辉联合创始人、CTO李孟璋告诉记者，客户在选择IP时，首先关注的是质量、可靠性和可量产性。IP虽然只是芯片的一部分，但如果相关模块出现问题，可能影响整颗芯片的量产进程。因此，客户会非常重视厂商已有的验证记录和应用经验。

李孟璋同时提到，客户对接口IP的需求正在全面延伸为系统级解决方案。厂商不仅要交付高性能的功能模块，更要为客户提供从芯片接口布局、封装设计到电路板设计的完整软硬件解决方案，协助客户从全局优化芯片系统性能，并在功耗、性能与系统成本之间取得最佳平衡。同时，还需要深入工程细节指导设计规范，全程协助客户攻克集成与量产过程中的技术挑战。

“做IP并非简单提供一个IP给客户使用，而是需要将整个系统都纳入设计考量。”李孟璋强调，厂商需要经过充分的仿真与验证，最终提供满足客户性能及带宽要求的产品。

这也意味着，高速接口IP的开发与应用需要更多环节的共同参与。正如上海市集成电路行业协会秘书长荣毅在集成电路设计创新论坛致辞中所表示的，集成电路设计是连接技术创新与市场应用的重要环节。一款芯片从设计走向应用，前端需要读懂客户需求，中段依赖IP、EDA工具与人才的支持，后续则涉及制造、封测、软件适配与应用验证等多个环节。只有环环相扣，才能顺利走向市场。

曾克强也强调，IP厂商既要承担研发及流片验证的投入成本，也需要协助客户解决芯片集成、系统调试等问题。这需要产业链上下游的密切协同与配合，最终在具体项目中完成验证并走向量产。

（徽声在线记者 张校毓）