在半导体产业发展的进程中，中国始终面临着一个棘手的现实状况：由于无法获取最先进的EUV光刻机（极紫外光刻机），先进制程工艺受到诸多限制。在此情形下，若无法继续沿着传统先进制程路线快速推进，芯片性能的提升便成为了一个亟待解决的难题。那么，究竟该如何突破这一困境呢？

2026年5月25日，于上海举办的2026国际电路与系统研讨会（ISCAS 2026）上，华为董事、半导体业务部总裁何庭波给出了全新的答案。她正式提出了半导体领域的全新演进理念——“韬（τ）定律”，这一理念的提出瞬间引发了外界的广泛关注与热烈讨论。

“韬（τ）定律”的核心在于以“时间缩微”取代“几何缩微”。传统模式下，芯片性能的提升主要依赖晶体管尺寸的不断缩小，而“韬（τ）定律”则另辟蹊径，通过逻辑折叠等创新技术，持续压缩信号传播时延，进而提升系统的整体效率。这意味着华为试图开辟一条全新的技术路径，在不依赖最先进EUV工艺的情况下，努力追赶全球先进制程的演进速度。

当日下午，中国科学院科技论文预发布平台公布了一篇何庭波的论文。这篇论文详细披露了“逻辑折叠”“时间缩微”等核心技术的细节，还解答了外界普遍关注的诸多问题，如“韬（τ）定律”的具体内涵、它与摩尔定律的差异以及该定律存在的技术短板等。

一问：何为“韬（τ）定律”？

在过去的半个世纪里，摩尔定律所倡导的“几何缩微”模式有力地推动了半导体行业的发展。然而，如今这一发展范式已逐渐失效。单纯依靠尺寸缩小所带来的技术红利正日益枯竭，先进制程芯片的单颗设计成本更是突破了十亿美元大关。

那么，如何才能跨越传统工艺路径的局限呢？何庭波在5月25日提交的论文中对“韬（τ）定律”进行了详细介绍。简单来讲，芯片竞赛的焦点不再是谁能把芯片“做得小”，而是谁能让信号“跑得快”。这一转变在AI时代显得尤为迫切。随着AI算力集群规模的不断扩张，从单芯片、数十芯片集群逐步升级至数万芯片的超大规模集群，现代AI系统的能耗与成本瓶颈已不再主要集中于算力计算，而是数据传输环节。数据显示，大型AI集群超过80%的能耗用于数据迁移，超过70%的系统成本投入数据存储。这充分表明，缩减芯片间、机架内、封装内的数据传输耗时，与降低计算耗时具有同等重要的意义。

“在过去的六年里，华为半导体团队针对这一问题，在移动SoC、AI加速器、系统架构、芯片封装等多个领域进行了大量的验证工作。研究结果表明，行业突破的关键并非在于迭代新的制程节点、革新晶体管架构，而在于更换核心优化目标。未来十年，电子系统的迭代升级将不再依托几何缩放，而是以时间缩放为核心，系统性地缩减全计算栈各层级的特征时间常数τ。”何庭波在论文中这样阐述道。

她进一步指出，摩尔定律的本质从来都不是单纯的几何尺寸迭代，而是时间损耗的缩减。“更小的晶体管，其核心优势在于开关速度更快；更密集的互连，优势是信号传输距离更短；更高的集成度，优势是数据跨模块交互更少。因此，应将时间本身作为核心衡量指标。”她认为，在晶体管、电路、芯片、系统等各个层级，均可定义专属的特征时间常数τ，未来芯片优化的核心目标应当是全局τ的缩减。换句话说，几何缩放不再是最终目的，而只是缩减τ的一种技术手段。

二问：“逻辑折叠”是如何实现的呢？

在物理学中，τ通常代表时间常数。既然无法将晶体管做得无限小，那么另一个思路便是尽可能缩短信号在晶体管之间所消耗的时间。华为给出的解决方案就是“逻辑折叠”。

何庭波在提交的论文中提到，芯片在速度性能方面所取得的相当一部分收益，并非是通过新的光刻工艺步骤获得的，而是通过在三维空间中对逻辑分布进行拓扑重组实现的，并且这一方向具有可持续性。

若将芯片比作一张画满迷宫的A4纸，原本信号要从纸的最左边跑到最右边，需要跨越很长的物理距离。而通过逻辑折叠技术，就如同将纸折叠起来，那些原本相隔甚远的关键模块在物理距离上变得更近了。也就是说，逻辑折叠技术可以将原本单层的二维芯片转变为双层甚至多层的三维结构。

从表面上看，“韬（τ）定律”中的“逻辑折叠”容易让人联想到近年来流行的Chiplet（芯粒）架构或3D堆叠技术。例如，当单颗大芯片的良率、面积和成本难以继续优化时，可以将其拆分成多个功能模块，再通过先进封装技术，像搭乐高一样在三维空间里堆叠起来，以此提升整体性能。近年来，包括英伟达、AMD、苹果以及台积电在内的国际厂商，都在逐渐将竞争重点从单纯的“拼制程”转向系统级优化、先进封装、Chiplet、软硬件协同以及数据互连效率等方面。

但实际上，华为的“韬（τ）定律”并非简单的3D堆叠。据悉，华为在芯片设计之初就采用一体化的设计理念，并非一层一层地进行堆叠。

品利基金半导体产业投资经理陈启在接受《每日经济新闻》记者采访时表示：“先进工艺肯定是未来要继续追求的方向，毕竟晶体管密度摆在那里，不可能完全依靠设计优化就抹平工艺差距。但在外部条件受限的情况下，华为需要通过芯片内部的持续优化来提高整体性能。”

“当前整个行业其实都在朝着类似的方向推进，比如台积电近年来持续强调DTCO（设计—工艺协同优化）理念。尤其在3纳米之后，工艺本身带来的性能提升已经不像过去那样明显，越来越多的性能增益来自架构优化、系统级协同设计。从某种程度上说，华为是把这条技术路线做到了更极致。”陈启进一步说道。

三问：华为追赶台积电还有多长的路要走？

如果说“韬（τ）定律”回答了“如何不依赖先进制程继续提升芯片性能”的问题，那么另一个备受关注的问题便是，这一路线究竟能在多大程度上缩小与全球先进工艺之间的差距呢？

目前，全球先进制程的主导者仍然是台积电。根据其公开的路线图显示：7纳米工艺于2018年实现量产；5纳米工艺在2020年量产；3纳米工艺于2022年进入量产阶段；2纳米（N2）预计在2025年下半年量产；A14（业内通常视为1.4纳米级工艺）预计在2028年量产。

相比之下，华为目前公开已知且经过市场验证的先进芯片制造能力，仍主要停留在7纳米级别。这意味着，目前双方在制造工艺、量产能力、良率控制以及成本控制等方面，仍存在着明显的差距。

不过，“韬（τ）定律”并非仅仅停留在理论层面。何庭波在演讲中透露，基于“韬（τ）定律”，华为在过去6年的实践中已成功设计和量产了381款芯片。过去几年，华为先后推出了鲲鹏、麒麟、昇腾等系列核心芯片，而今年秋季发布的麒麟芯片将是逻辑折叠技术的首次商业化落地。

何庭波在论文中披露了详细的实测数据：“在晶体管密度方面，单代产品从155百万晶体管/平方毫米提升至238百万晶体管/平方毫米，等效超越传统几何缩放3年的迭代进度；在性能功耗方面，SoC（片上系统）性能核心能效比提升41%，最高主频提升近13%。”

她坦言：“麒麟2026搭载的逻辑折叠技术为保守版落地方案，仅针对核心关键路径做局部折叠优化，未实现全芯片覆盖。但即便如此，产品CPU（中央处理器）性能核心主频仍回升至3.1GHz。预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。”

展望未来十年，她介绍称，逻辑折叠将从局部关键路径折叠，逐步迭代为三层、四层及以上的全尺寸多层折叠架构。预计在2026年 - 2035年期间，晶体管密度将突破400百万晶体管/平方毫米，麒麟系列CPU核心主频有望突破4GHz。

四问：“韬（τ）定律”目前面临哪些技术挑战与待解难题？

即便华为已经给出了清晰的技术路线图，但这条路径能否真正形成规模化产业能力，仍然存在着大量待解的问题。何庭波在论文中也坦诚地表示，技术突破无法依靠单一企业独立完成。“工具链、行业标准、基准测试、器件物理、产业经济模型等均需要全行业协同创新。”

论文中具体列举了几个难点。首先是工具链与设计方法论的缺失。现有的电子设计自动化（EDA）工具主要适配传统平面芯片设计，而全尺寸逻辑折叠技术需要全新的工具链支持；其次是晶圆间工艺偏差问题。逻辑折叠技术采用多晶圆堆叠键合，不同批次、甚至不同工艺节点的晶圆存在阈值电压、驱动电流、互连RC参数偏差，且偏差幅度远大于单晶圆内部误差，这对时钟分布、保持时间裕度产生了显著影响；最后是能耗约束问题。τ缩放是时间维度优化准则，并非能耗约束准则。芯片速度提升10倍的同时，功耗可能同步提升10倍，这极有可能超出电网供电承载上限，因此τ缩放必须配套能耗优化体系。

但未来如果“时间缩微”路线能够被持续验证，那么行业对于先进工艺节点的依赖程度可能会有所下降。芯片企业的竞争重点，也可能从单纯追求最先进制程，逐渐转向“成熟工艺 + 系统级创新”的综合能力竞争。对于中国半导体产业而言，“韬（τ）定律”的意义或许不仅仅在于一项具体的技术突破。它是在先进制程受限背景下，中国企业对“后摩尔时代”提出的一种全新探索路径。就像何庭波在论文中写道：“相较于产品迭代，τ缩放的核心价值在于方法论革新。”