徽声在线记者 | 李家琦
徽声在线编辑 | 文姝琪

10月13日，华为在上海练秋湖研发中心举办了一场重要的技术沟通会，在会上首次全面且深入地披露了麒麟9050系列芯片背后所采用的“逻辑折叠”技术，这一技术的亮相吸引了众多业内人士和科技爱好者的目光。

华为半导体业务、无线终端芯片产品管理部部长徐松余在会上详细介绍道，该技术成功在麒麟9050系列芯片上实现了量产落地。这一成果意义非凡，系列芯片的晶体管密度实现了高达53.5%的提升，混合键合数量超过5000万，有效信号互连数量也超过了500万。如此显著的提升，无疑为芯片性能的飞跃奠定了坚实基础。

麒麟芯片在2023年8月强势回归，犹如一颗重磅炸弹在科技市场激起千层浪。徐松余透露，回归后的这三年来，基于麒麟芯片的华为终端产品累计发货量已经成功突破亿台，这一数据充分彰显了市场对麒麟芯片的认可和需求。然而，回归并不意味着一帆风顺，困难依旧如影随形。他回忆起Mate 60系列上市时，那既是团队“最兴奋的时刻”，也是“最担心的时刻”。兴奋的是，历经波折的芯片终于重新回到了消费者手中；担心的是，在现实条件仍受到诸多限制的情况下，麒麟芯片未来的发展之路究竟能走多远，充满了不确定性。

华为半导体业务、无线终端芯片产品管理部部长徐松余 徽声在线记者李家琦摄

而此次披露的“逻辑折叠”技术，无疑是华为针对未来发展所给出的有力答案之一。在半导体行业，随着工艺不断逼近物理极限，传统的几何缩微技术所带来的收益正逐渐变小。面对这一困境，华为大胆创新，提出了以“时间缩微”（韬定律，τ scaling）来替代几何缩微的全新思路。其核心在于压缩信号传播时延，通过优化信号传输路径，实现“让数据少绕路，让计算不用等”的目标，从而提升芯片的整体性能。

需要明确的是，逻辑折叠并非简单地将多颗芯片进行堆叠。它要求在设计之初就以三维视角进行系统设计，将逻辑电路合理地分布在更适合的位置，把多颗DIE当作一颗完整芯片来进行协同设计。这种设计方式能够有效地缩短信号走线，进而提升晶体管密度。徐松余表示，在全球半导体产业中，几何缩微正面临着“挑战越来越大、收益越来越小”的严峻局面，因此华为的创新焦点已经从几何缩微转向了时间缩微。

在量产指标方面，麒麟9050 Pro展现出了强大的实力。其CPU多核性能提升了23%，大核能效提升了41%；新一代达芬奇架构NPU性能更是提升了140%，同时功耗降低了66%。此外，麒麟9050系列还具备出色的端侧大模型运行能力，可在新增占用2.5GB内存的情况下流畅运行30B MoE端侧大模型，大模型加载性能提升25%，较上一代节省75%内存占用，为用户带来更加流畅、高效的使用体验。

这条创新之路并非一帆风顺，华为早在四年前就开始探索逻辑折叠技术。徐松余回忆起那段艰难的时光，感慨道：“刚开始工具也没有，流程也没有，方法也没有。”团队在初期面临着诸多不确定性，既不确定逻辑折叠能否真正改善性能与能效，也无法确认能否实现高良率、规模化量产。但华为团队凭借着坚定的信念和不懈的努力，克服了重重困难。

最终，麒麟9050 Pro成功完成了量产验证。其高速互联通道超过5000万，混合键合间距为1.5微米。华为还制定了明确的发展规划，计划在2027年将混合键合间距缩小至1微米，以支持更高密度的互联以及更多电路模块的折叠。向三层、四层等更多层折叠是未来的演进方向之一，不过最终采用何种架构，仍需根据具体产品需求来决定。

对于外界普遍关注的逻辑折叠能在多大程度上弥补先进制程差距这一问题，徐松余回应称，时间缩微的收益不仅仅体现在晶体管密度上，还包括性能与能效的改善。不同企业会根据自身的条件和技术优势选择不同的技术路径，未来在某个阶段、某个节点，不同路线可能会“殊途同归”。

这意味着华为并未将逻辑折叠技术定义为某一代先进制程的替代品。几何缩微主要依靠制造工艺的提升来改善器件性能，而逻辑折叠则是从电路布局与互联效率入手，两条路线各有特点，并不互斥，未来存在结合应用的可能性，这为半导体技术的发展开辟了新的思路。

徐松余还透露了一个令人振奋的消息，2027年的麒麟芯片“已经在我们手上，测试符合预期”，更远期的芯片也已经在规划和设计中。另据华为披露，麒麟9050系列由“中国电子产业托举”实现量产，测试机型为华为Mate 90 Pro Max，对比机型为Mate 80 Pro Max，这一系列成果展示了华为在芯片领域的强大实力和持续创新的决心。